2024年5月25日，韬定律华为半导体负责人何庭波在中国科学院科技论文预发布平台ChinaXiv首次发布《面向多层级电子系统的华为和昇时间缩微理论》预印本（V1版），旨在为后摩尔时代的更新半导体发展探索全新路径。

不同于过去数十年依赖晶体管几何尺寸缩小的细化线“几何缩微”范式，该理论提出以“时间（τ）缩微”取代“几何缩微”，麒麟作为电子系统持续演进的腾演核心目标。通过LogicFolding（逻辑折叠）、进路Unified Bus（统一总线）及Hi-ONE光互连等关键技术，韬定律该方案致力于在器件、华为和昇电路、更新芯片至系统全层级压缩信号传播时间，细化线从而推动性能、麒麟能效与集成度的腾演同步跃升。

7月3日，进路何庭波在ChinaXiv发布V2版本。韬定律相较于V1，新版论文核心理论保持一致，但大幅补充了实测数据与工程细节，并进一步细化了麒麟处理器与昇腾AI平台未来多年的具体演进路线。这一变化对于正逼近先进制程物理极限的全球半导体产业而言，具有极高的关注价值。

以麒麟实测数据验证τ定律落地

相比V1版本侧重阐述“什么是τ定律”，V2版本通过详实数据深入解析该理论的实际落地路径。

三维逻辑折叠的工程突破

在V1中，华为主要介绍了利用三维堆叠缩短关键路径、降低RC延迟、提升频率及晶体管密度的基本思路。V2则进一步揭示了实现这一技术的关键工程条件。

论文引入了“Gear Ratio（齿轮比）”概念，用于量化Hybrid Bonding（混合键合）间距与顶部金属层布线间距之间的关系。研究指出，只有当垂直互连间距与顶部金属层间距足够接近（即齿轮比低于3，理想状态趋近于1）时，设计空间才能从传统的宏块级离散优化（Discrete Optimization）转变为单元级连续优化（Continuous Optimization）。

这一转变具有决定性意义：它使得EDA工具能够将多个主动层视为一个连续整体，以标准单元粒度进行跨层协同设计，打破了以往按功能模块强行分层的粗放式局限，真正释放三维堆叠潜力。为此，华为在超细间距混合键合、TSV微缩及叠层精度控制等领域进行了长期的工艺开发。

麒麟与昇腾的量化演进路线图

在V1基础上，V2新增了晶体管密度与CPU频率的投影曲线图，构建了包含CPU性能核心频率、晶体管密度及逻辑折叠演进的完整量化框架。

• 移动端演进：明确TSV技术将从顶层金属逐步下移至M6层（可释放超过30%的高层布线资源），并规划了从两层向三层、四层多有源层堆叠的路径。
• AI端演进：华为昇腾Ascend990预计将在2030年前后引入逻辑折叠技术。

工程验证数据：功耗与能效显著优化

V2版本新增了大量工程验证数据，其中Kirin 2026与Kirin9030 Pro在等性能条件下的实测对比尤为关键。

数据显示，在25℃环境及相同性能目标下：
* 供电电压：由1.1V降低至0.9V；
* 归一化功耗：下降至0.59（即功耗降低41%）；
* 功率密度：下降约5.6%。

业内分析认为，V2不仅展示了性能结果，更补充了背后的工程约束、热管理策略与设计方法论，推动τ定律从理论框架向可持续验证的芯片设计方法转变。

从单芯片到AI集群的系统级协同

V2版本的另一大亮点，是完整阐释了τ定律如何从单颗芯片扩展至整个AI计算系统。

华为指出，随着大模型演进，AI系统的瓶颈已不再局限于单芯片算力，而是计算、互连、存储、供电等多层级发展速度的失衡。未来AI基础设施的性能提升，需从系统层面持续压缩时间常数τ，而非单纯依赖制程节点演进。

技术分工与协同

更新后的论文通过多张示意图，详细阐述了Unified Bus、Hi-ONE及3D Folding三项技术在系统中的分工与协同机制。这三项技术共同作用于不同层级的τ优化，形成了从芯片、互连到AI集群的系统级协同设计体系。

待解决的关键问题

V2在V1提出的待解难题基础上，进一步补充了热感知设计策略及对应的功率密度实测数据。此前提出的关键挑战包括：
* 适配三维逻辑划分的EDA工具链；
* 晶圆间工艺偏差补偿；
* 垂直互连开销控制；
* 系统能耗优化；
* 新型基准测试方法。

截至发稿，该论文在ChinaXiv平台点击量已超26万次，下载量超5万次。

结语：全行业协同共创未来

值得注意的是，华为在两个版本中均未将τ定律定义为成熟的终极解决方案，而是将其定位为一个仍在持续演进、需全产业链协同的工程体系。

何庭波表示，希望未来六至十年内，以τ为核心研发目标的企业、科研团队与产业生态，能够主导后续十年的计算产业发展格局。

“未来十年技术发展框架已然清晰，但仍存诸多待解难题，仅凭单一企业无法攻克。工具链、行业标准、性能基准、器件物理、商业模型等领域，都需要全行业协同共创。”